新MAX10ボード製作中 [FPGA]

MAX10_evalボードの限界が見えてしまったので(特にSDRAM接続まわりで)、新ボードを起こすことにした。
似たようなコンセプトのボードがマクニカから出ることは知っていたので、こちらはまぁテスト用にぐらいの気持ちでいたら、SDRAMが載ってないことがわかり、手持ちのリソースでなんとかしないといけない羽目に。

そんなわけで、久々の鉱物シリーズ基板(コードネームが鉱物の基板)を企画。
sodalite_pcb.png

主な特徴は
  • 1100mil幅40ピンDIP基板(基板サイズ53.4mm×30.5mm)
  • 10M08SAE144C8N搭載
  • 256Mbit SDRAM(x16幅,最大143MHz)搭載
  • 周波数切り替え可能なOSC(50.0MHz/24.576MHz/74.25MHz)搭載
  • PIO最大34本(アナログ6チャネル、LVDS 8チャネル)
  • 3.3V単一電源駆動
  • ADC用VREFおよびIO_VCCの外部入力可能


  • ブロック図
    sodalite_block.png

    10M08SAE144のピン割り振り
    sodalite_pins.png

    そんなわけでアートワーク開始。

    まずはおおまかに配置を決める。
    celestine1.png
    今回は面積最優先なのと、ほとんどがピン-ピンの接続であること、相手がMAX10だと電源とJTAGとコンフィグピンさえ間違わなければ、あとからいくらでもリカバリ可能なことから、回路図レスでいきなりアートワークから始めてる。当然ながら素人にも玄人にもおすすめできない。

    SDRAMまわりの配線を追い込む。
    celestine2.png

    このへんからで電源の配線との戦い。
    celestine3.png
    2層基板の場合では、電源と配線のプレーンが満足に取れないので、とれぐらいましな構成にできるかがアートワークの善し悪しになる。
    ちなみに、FPGAみたいにほとんどが汎用信号ピンにできるデバイスでは、部品面を配線にしてハンダ面をベタGNDにしていくのが一番マシなアートワークにできる。
    電源ピンは多少引き回してもパスコンの配置で逃げようがあるが、GNDピンはそういう手段がとれないので、とにかく裏面を可能な限りベタにして「入り江」や「島」を作らないことを第一に考えてる。

    そんなわけでアートワーク完成\(^o^)/
    celestine4.png

    配線チェック(拡大印刷とカラーマーカーの出番)してシルクを入れ、基板屋さんに発注。
    sodalite.png
    ちなみに今回はドリルのアニュラリングとラインスペースをギリギリまで削ってるので、格安基板は使わず安心のP板.com
    デザインルールは当然確認しているが、工場の特性をきちんと把握しているところで最終チェックをしてもらわないと、乗っかる部品が高価なだけにあとで泣きをみる。

    到着までに部品も発注。